SystemVerilogはVerilogの後継言語です。もともと、Verilog IEEE Std 1364-2001の拡張言語としてAccelleraによって作成されたSystemVerilogは、2005年にIEEE標準として承認されました。2009年に、IEEEはVerilog(IEEE 1364)を統一言語としてSystemVerilog(IEEE 1800)に統合しました。前身と同様、SystemVerilogは多くのFPGA(フィールドプログラマブルゲートアレイ)ベンダとASIC(特定用途向け集積回路)ツールベンダによってサポートされています。 SystemVerilogは、HDL設計の開発を強化するために作成され、検証のための専用機能を備えています。
SystemVerilogは3つの主なサブ言語で構成されています:
バージョン | 発売日 |
---|---|
SystemVerilog IEEE Std 1800-2012 | 2013-02-21 |
SystemVerilog IEEE Std 1800-2009 | 2009-12-11 |
SystemVerilog IEEE Std 1800-2005 | 2005-11-22 |
// File 'test.sv'
// Top module that gets instantiated automatically when simulation is started
module test;
// Thread gets started at the beginning of the simulation
initial begin
// Call to system task to print output in simulator console
$display("Hello world!");
end
endmodule
ケイデンスで走るIncisive:
irun test.sv
SystemVerilogコードをコンパイルして実行するには、シミュレータと呼ばれるツールが必要です。最も一般的には、Big 3 EDA企業の1社の商用ツールが使用されます。
他のEDAベンダーもシミュレータを提供しています。
LRMのさまざまなサブセットをサポートするフリーでオープンソースのツールも存在します。