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system-verilogシステムVerilogを使い始める


備考

SystemVerilogはVerilogの後継言語です。もともと、Verilog IEEE Std 1364-2001の拡張言語としてAccelleraによって作成されたSystemVerilogは、2005年にIEEE標準として承認されました。2009年に、IEEEはVerilog(IEEE 1364)を統一言語としてSystemVerilog(IEEE 1800)に統合しました。前身と同様、SystemVerilogは多くのFPGA(フィールドプログラマブルゲートアレイ)ベンダとASIC(特定用途向け集積回路)ツールベンダによってサポートされています。 SystemVerilogは、HDL設計の開発を強化するために作成され、検証のための専用機能を備えています。

SystemVerilogは3つの主なサブ言語で構成されています:

  • デザイン・ディレクティブ:デザイナーがRTLをより簡潔に、明示的に、そしてフラグの間違いを書くまで伝えることができます。

  • オブジェクト指向クラス:検証に使用され、テストベンチコードの柔軟性と再利用性を高めます。この機能により、検証方法の作成が促進されました.OVMVMMUVM

  • アサーション:プロトコルと内部シーケンシャル信号の検証とカバレッジに使用されます。

バージョン

バージョン発売日
SystemVerilog IEEE Std 1800-2012 2013-02-21
SystemVerilog IEEE Std 1800-2009 2009-12-11
SystemVerilog IEEE Std 1800-2005 2005-11-22

こんにちは世界

// File 'test.sv'

// Top module that gets instantiated automatically when simulation is started
module test;

  // Thread gets started at the beginning of the simulation
  initial begin

    // Call to system task to print output in simulator console
    $display("Hello world!");
  end

endmodule
 

ケイデンスで走るIncisive:

irun test.sv
 

インストールまたはセットアップ

SystemVerilogコードをコンパイルして実行するには、シミュレータと呼ばれるツールが必要です。最も一般的には、Big 3 EDA企業の1社の商用ツールが使用されます。

  • ケイデンス
  • メンターグラフィックスQuestaSim
  • Synopsys VCS

他のEDAベンダーもシミュレータを提供しています。

  • Aldec Riviera-PRO
  • ザイリンクスビバード

LRMのさまざまなサブセットをサポートするフリーでオープンソースのツールも存在します。

  • Verilator